Las memorias parece que dejarán de ser el cuello de botella

La memoria de computadora se encuentra actualmente en una especie de crisis de identidad. Durante los últimos 8 años, los microprocesadores de múltiples núcleos se han ido creando una discontinuidad de rendimiento, el muro de la memoria llamada. Ahora es bastante claro que esta brecha cada vez mayor entre informática y rendimiento de la memoria no se resolverá con los sistemas convencionales de acceso aleatorio dinámica (DRAM) de productos. Pero hay una tecnología en desarrollo que apunta a cerrar esa brecha, y su primer caso de uso será probablemente en el reino etéreo de la supercomputación.

Cerca de un año y medio atrás, en memoria de Micron Technology fabricante de vino para arriba con el Cubo de la memoria híbrida (HMC), un módulo multi-chip (MCM) del dispositivo específicamente diseñado para escalar el muro de la memoria. El objetivo era ofrecer una tecnología de memoria que coincida con las necesidades de los núcleos CPU y GPU  y hacerlo de una manera que sea atractivo para los fabricantes de computadoras.

En pocas palabras, las colas de HMC un chip de control lógico a una pila de memoria 3D, todos los cuales están conectados con Through Silicon Vias (TSVs). La tecnología promete no sólo para ofrecer un orden de magnitud aumento de rendimiento, sino también para mantener el ritmo de los futuros microprocesadores como los diseños de seguir añadiendo núcleos. Micron afirma un dispositivo de HMC sola puede ofrecer 15 veces el rendimiento de los módulos DDR3 de hoy en día y puede hacerlo con el 70 por ciento menos de energía y en un 90 por ciento menos espacio. La latencia se espera que disminuya, así, aunque no hay reivindicaciones específicas se están realizando en ese sentido.

Según Dean Klein, vicepresidente de desarrollo de Sistemas de Memoria de Microna, el problema con la tecnología DRAM convencional es que han empujado la tecnología CMOS de la medida de lo que va a pasar por el modelo de DDR. Aunque los productos DDR4  están programadas para el envío antes de finales de este año, actualmente no hay DDR5 en el tablero de dibujo. Eso es un problema, sobre todo teniendo en cuenta que DDR5 probablemente se sale hacia el final de la década, justo cuando  se espera que aparezcan los primeros superordenadores exaescala.

Pero incluso si la evolución de DDR se mantiene hasta el año 2020, es casi seguro que están a la altura de las necesidades de la informática exaescala. Tales máquinas se espera que requieren ancho de banda por nodo de memoria de más de 500 terabytes por segundo. Klein dice que simplemente no puede aumentar los niveles de señal mucho más en el diseño de DDR, y si lo intentaran, el consumo de energía iría en la dirección equivocada.

El diseño de HMC recibe en torno a esas limitaciones por andar en posición vertical y el uso de la tecnología TSV poner en paralelo la comunicación a la pila de chips de memoria, lo que permite mucho más altas tasas de transferencia. De ancho de banda entre la lógica y los chips DRAM se proyectan al principio un terabit por segundo (128 GB / segundo), que es mucho más acorde con las necesidades exaescala.

Otro aspecto importante del diseño es que la interfaz abstrae la noción de lecturas y escrituras. Eso significa que el controlador de un microprocesador de memoria no necesita saber acerca de la tecnología subyacente que almacena los bits. Así que se puede construir un dispositivo de HMC que se compone de memorias DRAM o memoria flash NAND, o incluso alguna combinación de estas tecnologías. Eso libera el microprocesador y otros dispositivos periféricos de estar encerrado en un tipo de memoria en particular y, en general, deben hacer los diseños de sistemas más flexibles.

Para mover HMC más allá de un proyecto de ciencias, Micron creó un consorcio y atrajo a los actores clave, incluidos los competidores, para respaldar la tecnología. En la actualidad el Consorcio de memoria Cubo híbrido se compone de algunos de los pesos pesados ​​de la industria: Samsung, Microsoft, IBM, ARM, HP, IBM, Altera, Xilinx, Open-silicio, y Hynix SK. El objetivo inmediato del grupo es desarrollar una interfaz estándar para la tecnología de modo que los fabricantes pueden construir múltiples dispositivos compatibles con HMC. La norma oficial está previsto para finales de este año.

Un socio clave de Micron ha sido Intel, un proveedor con un interés especial en memoria de alto rendimiento. El fabricante de chips tiene motivación inmediata para apoyar a HMC es su línea Xeon (incluyendo, pronto, el varios núcleos Xeon Phi), que es especialmente dependiente de la memoria performante. De hecho, sin esa memoria, el valor de los chips para servidores de gama alta ha disminuido considerablemente, ya que los núcleos adicionales no se traducen en un mayor rendimiento para el usuario final. El relativo éxito de los futuros procesadores multi-núcleo y varios núcleos dependerá, en gran medida, en la memoria de la pared-que reventaba la tecnología.

Más lejos, Intel está mirando HMC como una tecnología para apoyar sus propias aspiraciones para desarrollar componentes para superordenadores exaescala. El año pasado, Intel ayudó a Micron a construir un prototipo de MCS, que CTO Justin Rattner habló hasta de Intel pasado mes de septiembre Developer Forum. Aunque el fabricante de chips Micron presumiblemente ayudará siempre y cuando se inicia produciendo de silicio comercial, ni la empresa ha ofrecido un calendario para un lanzamiento de producto HMC. Klein dijo que su prototipo ha estado en manos de los clientes selectos (los usuarios de HPC y otros) durante varios meses, y su intención es comercializar la tecnología.

Y no sólo para el mercado de computación de alto rendimiento. A pesar de la supercomputación tiene la mayor necesidad inmediata de esta tecnología, otras áreas de aplicación, como la creación de redes, también se podrían beneficiar en gran medida de las características de gran ancho de banda de HMC. Y debido a los ahorros de energía prometidas, incluso el gran volumen de mercado de la computación móvil es un objetivo potencial.

El mayor reto para HMC es probable que sea el precio. En particular, el uso de TSV y 3D de apilamiento de chips está en su infancia y por todas las cuentas, no es barato – al menos no inicialmente. Y cuando estamos hablando de 10PB de la memoria de una máquina de exaescala o 1 MB para un teléfono móvil, el costo es una consideración importante.

Otras tecnologías como memristor de HP, magneto-resistivo memoria de acceso aleatorio (MRAM), o Memoria de Phase Change (PCM) podría pasar a primer plano en el tiempo de la era exaescala, pero cada uno tiene sus propios desafíos. Como señala Klein, no hay santo grial de la memoria que resume todos los atributos que desee – la resistencia de alto rendimiento, bajo costo, no volátil, de bajo consumo, y el infinito.

Lo bueno de HMC es que se puede encapsular DRAM, así como otras tecnologías de memoria, ya que demostrar su valía. Por el momento, sin embargo, de acceso aleatorio dinámica de memoria seguirá siendo el fundamento de la memoria de la computadora en el centro de datos. “DRAM sin duda va a seguir nosotros, por lo menos hasta el final de la década”, admite Klein. “Nosotros realmente no tenemos una tecnología de reemplazo que se vea tan atractivo”.

Fuente: HPCWire